علوم رایانش و فناوری اطلاعات

طراحی و پیاده‌سازی جمع‌کننده دهدهی افزونه‌ای با توان مصرفی پایین

نویسندگان

ﭘﮋوﻫﺸﻜﺪه ﺑﺮق و ﻛﺎﻣﭙﻴﻮﺗﺮ، ﺳﺎزﻣﺎن ﭘﮋوﻫﺶﻫﺎی ﻋﻠﻤی و ﺻﻨﻌﺘی اﻳﺮان، ﺗﻬﺮان، اﻳﺮان

چکیده

در سیستم‌های کامپیوتری عمل جمع جزء اصلی کلیة پردازش‌ها و پایه تمام عملیات حسابی است؛ به طوری که افزایش سرعت در عمل جمع بر کارآیی کل سیستم تاثیر شگرفی دارد. در نظام‌های عددی متعارف، انتشار نقلی باعث وابستگی زمان جمع به طول عملوندها می‌شود که این مسئله در عملیات با دقت بالا مشکل آفرین است و تاخیر زیادی را تحمیل خواهد کرد. حال آنکه با به‌کارگیری نظام‌های عددی نامتعارف افزونه‌ای، عمل جمع بدون انتشار نقلی و در زمان ثابت قابل انجام است. در این مقاله، با توجه به اهمیت روزافزون سیستم‌های محاسباتی مبنای ده، با استفاده از الگوریتم افراز بیت‌های وزن‌دار و خاصیت افزونگی ذاتی موجود در ارقام دهدهی، تقسیم‌بندی جدیدی برای جمع اعداد دهدهی افزونه‌ای ارائه شده است که با حفظ سرعت، توان مصرفی و مساحت روی تراشه را نسبت به روش‌های پیشین کاهش می‌دهد. هم‌چنین خروجی الگوریتم ارائه شده به شکل ارقام علامت‌دار متقارن و بازه [7, 7-] است اما امکان استفاده از تمام فضای کدینگ (بازه نامتقارن [7, 8-]) در ورودی وجود دارد.

کلیدواژه‌ها

  • [1] M. F. Cowlishaw, and et. al., "Decimal Floating-PointSpecification,"Proc. 15th IEEE Symposium on ComputerArithmetic, pp. 147-154, Jun. 2001.
  • [2] IBM Corporation, "The ‘telco’ Benchmark,"http://www2.hursley.ibm.com/decimal/telcoSpec.html, Mar.2003.
  • [3] K. Quinn, "Ever Had Problems Rounding off Figures?This Stock Exchange Has,"Wall Street Journal, Nov. 1983.
  • [4] M. F. Cowlishaw,"Decimal Arithmetic FAQ,"http:/speleotrove.com/decimal/decifaq.
  • [5] A. Tsang, and M. Olschanowsky, "A Study of Database 2Customer Queries,"IBM Technical report 03.413, IBM, SanJose, CA, Apr. 1991.
  • [6] Institute of Electrical and Electronics Engineers,IEEEStandard for Floating-Point Arithmetic, IEEE Std 754-2008,Aug. 2008.
  • [7] F. Y. Busaba, and et. al., "The IBM z900 DecimalArithmetic Unit,"Asilomar Conference on Signals, Systems,and Computers, vol. 2, pp. 1335-1339, Nov. 2001.
  • [8] S. Shankland, "IBM’s POWER6 Gets Help with Math,Multimedia," ZDNet News, Oct. 2006.
  • [9] C. F. Webb, "IBM z10:The Next-Generation MainframeMicroprocessor,"IEEE Micro, vol. 28, Issue 2, pp. 19-29,
  • 2008.
  • [10] R. K. Richards, "Arithmetic Operations in Digital Computers," Van Nostrand, New York, 1955.
  • [11] B. Parhami,Computer Arithmetic: Algorithms and nd Hardware Designs, Oxford, 2ed., 2010.
  • [12] B. Parhami, "Generalized Signed-Digit NumberSystems: A Unifying Framework for Redundant NumberRepresentations,"IEEE Transactions on Computers, vol. 39,pp. 89–98, Jan. 1990.
  • [13] S. Gorgin, and G. Jaberipur, "Fully Redundant Decimal th Arithmetic,"Proceedings of the 19IEEE Symposium onComputer Arithmetic, Portland, USA, pp. 145–152, Jun.2009.
  • [14] M. A. Erle, E. M. Schwartz, and M. J. Schulte, "Decimal Multiplication with Efficient Partial ProductGeneration,"17th IEEE Symposium on Computer Arithmetic,pp. 21-28, Jun. 2005.
  • [15] A. Svoboda, "Decimal Adder with Signed DigitArithmetic,"IEEE Transactions on Computers, vol. C-18,no. 3, pp. 212-215, Mar. 1969.
  • [16] B. Shirazi, D. Y. Yun, and C. N. Zhang, "RBCD:Redundant Binary Coded Decimal Adder,"IEE ProceedingsComputer & Digital Techniques (CDT),vol. 36, no. 2, Mar.1989.
  • [17] H. Nikmehr, B. J. Phillips, and C. C. Lim, "A DecimalCarry-free Adder,"Proc. SPIE Conf. Smart Mater., Nano-,Micro-Smart Syst., pp. 786–797, Dec. 2004.
  • [18] R. D. Kenney, M. J. Schulte, and M. A. Erle, "A High-frequency Decimal Multiplier,”IEEE Int. Conf. on computerDesign: VLSI in Computers and Processors(ICCD), pp.26-29, Oct. 2004.
  • [19] S. Gorgin, and G. Jaberipur, "A Fully RedundantDecimal Adder and Its Application in Parallel DecimalMultipliers,"Microelectronics Journal, vol. 40, Issue 10, pp.1471-1481, Oct. 2009.
  • [20] M. A. Erle, and M. J.Schulte, "Decimal Multiplicationvia Carry-save Addition,"Conference on Application-Specific Systems, Architectures, and Processors, pp. 348-358, Jun. 2003.
  • [21] T. Lang, and A. Nannarelli, "A Radix-10 CombinationalMultiplier,"Proc. 40th Asilomar Conference on Signals,Systems, and Computers, pp. 313-317, Nov. 2006.
  • [22] A. Vazquez, E. Antelo, and P. Montuschi, "A NewFamily of High-Performance Parallel Decimal Multipliers," Proc. 18th IEEE Symposium on Computer Arithmetic, pp.195-204, Jun. 2007.
  • [23] I. D. Castellanos, and J. E. Stine, "Compressor Trees forDecimal Partial Product Reduction,"ACM Great LakesSymposium on VLSI, pp. 107-110, May 2008.
  • [24] A. Kaivani, and G. Jaberipur, "Fully RedundantDecimal Addition and Subtraction Using Stored-unibitencoding,"Integration the VLSI journal, 2009.
  • [25] A. Kaivani, and S-B. Ko, "Decimal Signed Digit th Addition Using Stored Transfer encoding,"26Annual IEEECanadian Conference on Electrical and ComputerEngineering(CCECE), pp. 1-4, May 2013.
  • [26] J. Moskal, E. Oruklu, and J. Saniie, "Design andSynthesis of a Carry-Free Signed-Digit Decimal Adder," Proc. IEEE Int. Symposium on Circuits and Systems (ISCAS’07), pp. 1089-1092, May 2007.
  • [27] G. Jaberipur, and B. Parhami, "Posibits, Negabits, and Their Mixed Use in Efficient Realization of Arithmetic Algorithms,"15Symposium on Computer Architecture andDigital Systems, pp. 3-9, Sep. 2010.
علوم رایانش و فناوری اطلاعات
دوره 14، شماره 1
بهار و تابستان
اردیبهشت 1395