علوم رایانش و فناوری اطلاعات
افزایش طول‌عمر حافظه‌ی نهان سطح آخر غیرفرار با کمک بلوک‌های ذخیره
نویسندگان
دانشکده مهندسی ﻛﺎﻣﭙﻴﻮﺗﺮ،دانشگاه ﺻﻨﻌﺘیﺷﺮﻳﻒ،ﺗﻬﺮان، اﻳﺮان
چکیده
تکنولوژی حافظه‌های غیرفرار همچون STT-RAM، دارای چگالی سلول بالا بوده و همچنین توان نشتی تقریبا صفر دارند. در نتیجه می‌توانند به عنوان یک جایگزین مناسب برای حافظه‌های نهان متداول امروزی همچون SRAM، در نظر گرفته شوند. در مقابل مزایای ذکر شده، این حافظه‌ها دارای قابلیت تحمل نوشتن محدود هستند که می‌تواند منجر به طول‌عمر پایین آنها شود. در این مقاله یک راهکار برای افزایش طول‌عمر این نوع حافظه‌ها ارائه می‌شود که مبتنی بر اضافه کردن بلوک‌های ذخیره به ازاء هر مجموعه از حافظه‌ی نهان است. با خرابی یک بلوک از یک مجموعه، راهکار پیشنهادی به صورت هوشمند و بدون تاثیر منفی بر کارایی سیستم، بلوک خراب را از آن مجموعه خارج کرده و یک بلوک ذخیره را به آن مجموعه اضافه می‌کند.
کلیدواژه‌ها
- [1] O. J. Santana, A. Ramirez, and M. Valero,"Enlarginginstruction streams," IEEE TC, vol. 56, no. 10, pp.1342–1357, Oct. 2007.
- [2] C. H. Kim, J.-J. Kim, S. Mukhopadhyay, and K. Roy, "Aforward bodybiased- low-leakage SRAM cache: device andarchitecture considerations,"in ISLPED, pp. 6–9, 2003.
- [3] X. Dong, X. Wu, G. Sun, Y. Xie, H. Li, and Y. Chen,
- "Circuit and microarchitecture evaluation of 3d stackingmagnetic RAM (MRAM) as a universal memoryreplacement," in DAC,pp. 554–559,2008.
- [4] M. Hosomi, H. Yamagishi, T. Yamamoto, K. Bessho, Y.Higo, K. Yamane, H. Yamada, M. Shoji, H. Hachino, C.Fukumoto, H. Nagao, and H.Kano, "A novel nonvolatilememory with spin torque transfer magnetization switching:spin-ram," in IEDM, pp. 459–462, 2005.
- [5] J. Wang, X. Dong, Y. Xie, and N. P. Jouppi, "i2WAP:improving nonvolatile cache lifetime by reducing inter- andintra-set write variations," in HPCA, pp. 234–245, 2013.
- [6] P. Zhou, B. Zhao, J. Yang, and Y. Zhang, "Energyreduction for STTRAM using early write termination," inICCAD, pp. 264–268, 2009.
- [7] J. Wang, X. Dong, and Y. Xie, "OAP: An obstruction-aware cache management policy for STT-RAM last-levelcaches," Design, Automation & Test in Europe Conference& Exhibition (DATE), pp. 847-852, 18-22 March 2013.
- [8] K.-W. Kwon, S. H. Choday, Y. Kim, and K. Roy,
- "AWARE (asymmetric write architecture with redundantblocks): A high write speed STT-MRAM cachearchitecture," IEEE Trans. VeryLarge Scale Integr. (VLSI)Syst., vol. 22, no. 4, pp. 712–720, Apr. 2014.
- [9] P. Zhou, B. Zhao, J. Yang, and Y. Zhang, "Energyreduction for STTRAM using early write termination," inICCAD, pp. 264–268, 2009.
- [10] A. Jadidi, M. Arjomand, and H. Sarbazi-Azad, "High-endurance and performance-efficient design of hybrid cache architectures through adaptiveline replacement," in ISLPED,pp. 79–84, 2011.
- [11] A. Bardine, M. Comparetti, P. Foglia, G. Gabrielli, andC. A. Prete, "Way adaptableD-NUCA caches," Int. J. HighPerform. Syst. Archit., pp. 215-228, August 2010.
- [12] M. Powell, Se-Hyun Yang, B. Falsafi, K. Roy and T. N.Vijaykumar, "Gated-Vdd: a circuit technique to reduceleakage in deep-submicron cache memories," ISLPED, pp.90-95, 2000.
- [13] Sun Microsystems, Inc., "UltraSPARC T2 supplementto the UltraSPARC architecture," Draft D1.4.3., 2007.
- [14] N. Binkert, B. Beckmann, G. Black, S. K. Reinhardt, A.Saidi, A. Basu, J. Hestness, D. R. Hower, T. Krishna, S.Sardashti, R. Sen, K. Sewell, M. Shoaib, N. Vaish, M. D.Hill, and D. A. Wood, "TheGem5 simulator," SIGARCHCAN, vol. 39, no. 2, pp. 1–7, May 2011.
- [15] N. Muralimanohar, R. Balasubramonian, and N. Jouppi,
- "Optimizing NUCA organizationsand wiring alternatives forlarge caches with CACTI 6.0," in MICRO, pp. 3–14, 2007.
- [16] X. Dong, C. Xu, Y. Xie, and N. P. Jouppi, "NVSim: acircuit-level performance, energy, and area model foremerging nonvolatile memory," IEEE TCAD, vol. 31, no. 7,pp. 994–1007, 2012.
- [17] C. Bienia, and K. Li, "PARSEC 2.0: A new benchmarksuite for chipmultiprocessors," in MoBS, 2009.
- [18] C. D. Spradling, "SPEC CPU2006 benchmark tools,"SIGARCH CAN, vol. 35, no. 1, pp. 130–134, Mar. 2007.
)